Secondary Effect Solution

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Secondary Effect (1)

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Secondary Effect (2)

 

이전 포스트까지 Secondary Effect에 대해서 알아보았으니

이번 포스트에서는 Solution에 대해 알아보도록 하겠습니다.

 

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1) Lightly Doped Drain (LDD)

: Junction Boundary에 낮은 농도로 도핑을 진행하여 전계 감소

앞서 Secondary Effect에 대해 알아볼 때, 큰 전계값에 의해 높은 에너지를 받아 다양한 Effect가 나타나는 것을 확인하였습니다.

따라서 최대 전계값을 감소시킴으로써 Secondary Effect가 발생하는 것을 방지할 수 있습니다.

해당 공정을 통해 Channel Length Modulation, HCE (Hot Carrier Effect) 등을 방지할 수 있습니다.

 

LDD를 이용한 Source/Drain 형성 공정 순서는 다음과 같습니다.

1. Gate까지 형성되어 있는 구조에서 자가정렬(Self-Alignment)을 통해 이온주입(Ion Implantation)을 진행합니다.

2. Side Wall을 증착해줍니다.

3. Source/Drain 형성을 위해 LDD 보다 더 깊은 곳까지 이온주입(Ion Implantation)을 진행합니다.

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2) Halo Doping (Pocket Implant)

: Souce/Drain Side 영역에 Ion Implantation을 통해 P+ Doping을 진행하여 공핍 영역(Depletion Region)의 확장을 억제

이렇게 공핍 영역의 확장을 억제함으로써 Punch-Through 현상이 발생하는 것을 억제할 수 있습니다.

따라서 누설전류가 발생하는 것을 억제할 수 있게 됩니다.

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3) Silicon on Insulator (SOI) MOSFET Structure

: 실리콘 위에 산화막 층을 형성하여 누설 전류(Leakage Current) 억제

소자의 Scailing Down에 따라 채널이 점차 짧아지게 되고, 짧은 채널에 의해 누설전류가 발생하는 Short Channel Effect가 발생합니다.

SOI MOSFET의 경우 물리적으로 Leakage Current Path를 차단함으로써 누설전류를 억제시킵니다.

 

이는 크게 두가지로 분류할 수 있습니다.

1. PD-SOI (Partially Depleted SOI) : 부분 공핍형 SOI

: Buried Oxide 위에 Body Thickness가 두꺼워 부분적으로 공핍영역(Depletion Region)이 존재하는 상태

 

2. FD-SOI (Fully Depleted SOI) : 완전 공핍형 SOI

: Buried Oxide 위에 Body Thickness가 얇기 때문에 Body 전체가 공핍층(Depletion Layer)가 되는 상태

 

이때 FD-SOI의 경우 PD-SOI와 달리 Body 전체가 공핍층이기 때문에 Body에 쌓인 양전하 영역을 제거함으로써 Kink Current Effect를 억제할 수 있습니다.

 

※ Kink Current Effect : 드레인 전압의 증가에 따라 전류가 급격히 증가하는 현상

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4) Strained Device

: SiGe를 사용하여 전자/정공의 이동도 증가

Ge의 격자상수는 약 5.7로 Si의 격자상수 5.4보다 큽니다.

따라서 Si와 Ge (SiGe)를 접촉시켜 Hetero Epitaxial Layer를 형성하면 Strain이 작용하게 됩니다.

Strain에는 두 종류가 존재합니다.

1. Tensile Strain

: Si 층이 Ge 층에 맞춰 변형되고 이에 따라 격자 간 간격이 멀어짐으로써(Scattering이 감소함으로써) 전자의 이동도(Mobility)가 증가하게 됩니다.

 

2. Compressive Strain

: Ge 층이 Si 층에 맞춰 변형되고 이에 따라 격자 간 간격이 가까워짐으로써(Scattering이 증가함으로써) 정공의 이동도(Mobility)가 감소하게 됩니다.

 

하나의 예시로 c-SiGe (Channel SiGe)를 살펴보도록 하겠습니다.

 

NMOS의 경우 채널이 Si층이고, Body가 Ge(SiGe)층입니다. 따라서 Tensile Strain이 발생함으로써 전자가 빠르게 이동할 수 있게 됩니다.

PMOS의 경우 채널이 Ge(SiGe)층이고, Body가 Si층 층입니다. 따라서 Compressive Strain이 발생함으로써 정공이 빠르게 이동할 수 있게 됩니다.

 

(왼) NMOS / (오) PMOS

 

보통은 정공의 이동도가 전자의 이동도보다 작기 때문에 CMOS 공정 과정에서 NMOS와 PMOS의 이동도 균형을 맞추기 위해 PMOS에 Strain을 적용합니다.

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5) High-K Metal Gate Transistor (HKMG)

전류는 Cox와 비례하고, Cox는 유전률과 비례, 산화막의 두께와 반비례합니다.

전류를 증가시키기 위해 산화막의 두께를 감소시켜왔지만, 이에 따라 터널링에 의해 누설전류가 발생하는 문제가 발생하였습니다.

이를 해결하고자 High-K 물질을 사용하였습니다.

물리적 두께는 확장하되 높은 유전율을 가지는 물질을 사용함으로써 누설 전류를 억제하고자 하였습니다.

 

그렇다면 왜 Metal Gate를 사용하게 되었는지에 의문이 생길 것입니다.

이전에는 계속해서 Poly-Si를 사용하였습니다.

그렇지만 이전 포스트에서 언급하였듯이 Poly-Si를 사용하면 공핍 영역(Depletion Region)이 발생하고, 이에 따라 기생 커패시턴스가 발생하여 Cox가 감소하게 됩니다.

High-K 물질과 Poly-Si를 사용할 경우 Cox값이 감소할 뿐만 아니라 저항이 높아지기 때문에 Metal Gate를 사용하게 된 것입니다.